Oltre 500 visitatori hanno partecipato alla 18a edizione di IP/ESC’09 tenutasi a Grenoble all’inizio di dicembre

Dai blocchi IP ai SoC ai sistemi embedded: la 18° edizione IP/ESC’09 tenutasi a Grenoble nel mese di dicembre ha offerto agli oltre 500 intervenuti un significativo spaccato dell’evoluzione e delle problematiche legate al mondo sempre più complesso della progettazione elettronica.

I visitatori dell’evento erano per la maggior parte europei, mentre il numero più elevato di presentazioni tecniche è stato di provenienza asiatica, a dimostrazione della rilevanza assunta da questa regione del mondo nel campo del design. Nel corso dei tre giorni dell’evento sono state toccate tematiche di notevole importanza che verranno qui di seguito brevemente sintetizzate.

Suddivisione geografica dei partecipanti a questa edizione di IP/ESC’09

IP: ottimizzazione del modello di business
Nel corso del suo intervento a questo evento Eric Schorn, vice president della divisione processori di ARM, ha fornito alcuni suggerimenti per ottimizzare il modello di business e fornire un valore aggiunto agli utilizzatori. Il mercato degli IP ha superato il fatturato annuo del miliardo di dollari e il numero di aziende coinvolte è decisamente numeroso: sul sito Web di Design & Reuse sono elencati oltre 6.500 componenti IP realizzati da oltre 400 aziende. Poiché c’è una sola realtà con una quota di mercato a due cifre, appare chiaro che la competizione per la futura leadership è più aperta e accesa che mai.

Eric Schorn, vice president Marketing, Processor Division – ARM

Gli aspetti da prendere in considerazione secondo Schorn sono i seguenti. In primo luogo occorre identificare e classificare con precisione tutte le entità coinvolte nella catena del valore e comprendere il loro esatto posizionamento. Un altro fattore da prendere in considerazione è se adottare il modello di business che riguarda i prodotti oppure i servizi. Poiché non tutti gli IP si adattano al primo modello, allora interviene il secondo.

Altri elementi da non trascurare sono quelli relativi alla minimizzazione dei rischi e al coinvolgimento dei clienti nel processo decisionale. “È necessario penetrare nelle loro menti – ha detto Schorn – nel loro mondo e identificare chiaramente le loro esigenze”.

Validità del modello fabless
Il modello di business dell’industria dei semiconduttori nel corso degli anni si è evoluto, passando da un approccio di tipo IDM a uno che prevede la presenza di più attori tra cui fonderie, aziende fabless e fornitori di IP (chipless). Questi modelli hanno comunque parecchi svantaggi. Si prenda ad esempio il modello fabless: causa l’esponenziale crescita della complessità della tecnologia dei semiconduttori, per una startup il capitale da investire raggiunge la stratosferica cifra di oltre 50 milioni di dollari. Il modello chipless (fornitori di IP) ha il vantaggio di richiedere capitali decisamente inferiori e una struttura organizzativa più semplice. Minore complessità significa in ultima analisi rischi inferiori.

Questo è il motivo per cui molte aziende hanno adottato questo modello. In questo caso è possibile operare come fornitore di IP ma è difficile riuscire a primeggiare. Il settore più interessante, quello dei microprocessori, è ormai maturo, mentre per gli altri segmenti i numeri non sono così interessanti. Per questo motivo Paul Slaby, ceo di Kaben Wireless Silicon, propone un altro tipo di modello che ha definito semi-fabless. In ultima analisi si tratta di una combinazione di un fornitore di IP, una design house e un’attività di R&D data in outsource.

eSilicon, dal canto suo, propone il modello Vcp (Value Chain Producer) che prevede la fornitura di una gamma completa di servizi di design, realizzazione concreta e produzione in modo da mettere a disposizione un’alternativa flessibile, economica e a basso rischio per la produzione in volume.

Qualità degli IP e produttività in fase di design
Un problema di notevole importanza per l’industria dei semiconduttori è analizzare i compromessi tra miglioramento della qualità degli IP e produttività in fase di progetto. Secondo Francois Remond, responsabile per il settore Cad e delle metodologie di progetto di STMicroelectronics, la produttività per quel che concerne la progettazione di SoC è aumentata grazie all’utilizzo di metodologie di integrazione basate su IP. Nel contempo, la qualità degli IP è migliorata a fronte di costosi investimenti nella ricerca di metodologie di riutilizzo. Due altri aspetti, secondo Remond, devono essere tenuti nella massima considerazione.

“Il primo - ha osservato - è legato al costo estremamente elevato del debug di un problema di un IP a livello di SoC a causa della natura stessa dell’integrazione, della mancanza di punti di osservabilità e dal fatto che il team che si occupa dello sviluppo del SoC non comprenda appieno le funzionalità dell’IP”. “Inoltre - ha proseguito - i problemi di funzionalità dell’IP possono avere un impatto molto negativo sul time-to-market del SoC”.Un altro punto da evidenziare è il fatto che gli IP di una certa complessità sono frutto di una progettazione congiunta tra hardware e software, ragion per cui è necessario introdurre misure della qualità del software: la conversione di un blocco RTL sviluppato “ad hoc” in un IP riutilizzabile ha una costo elevato, ragion per cui il concetto di riutilizzo deve sempre essere tenuto ben presente. In ogni caso, la qualità dell’IP è un fattore di primaria importanza.

Anche Philippe di Crescenzo, direttore delle attività di engineering di Arteris ha tratto conclusioni del tutto simili: “Per l’IP la qualità è un elemento di fondamentale importanza - ha commentato - e non è possibile migliorare il time-to-market a scapito della qualità”. Diverso il punto di vista di un produttore di tool EDA: Kathryn Kranen, presidente e Ceo di Jasper Design Automation ha affermato che un più elevato livello qualitativo può essere ottenuto in concomitanza con una più elevata produttività in fase di sviluppo utilizzando la verifica delle proprietà formali a livello di specifiche. “Ma - ha aggiunto - la maggior parte dei miglioramenti in termini di produttività derivano dalla riduzione degli sforzi compiuti in fase di simulazione”.

Kathryn Kranen, president and ceo - Jasper Design Automation

Qualche novità
Oltre alla nutrita serie di sessioni tecniche, a IP/ESC’09 sono state presentate alcune interessanti novità. Una di queste è senza dubbio ZeBu-Server, il nuovo sistema di emulazione di EVE in grado di supportare contemporaneamente fino a un massimo di 25 utenti con allocazione automatica delle risorse disponibili. Ciascun utente può disporre di un PC host dedicato con la propria interfaccia PCIe per ottimizzare l’ampiezza di banda e la potenza di elaborazione.

ZeBu-Server può essere utilizzato per soddisfare tutte le esigenze di verifica di un SoC lungo tutto il ciclo di sviluppo, dalla verifica hardware, all’integrazione hardware/software alla validazione del software embedded. “Questo sistema di emulazione altamente scalabile - ha sottolineato Luc Burgun, ceo di EVE - è in grado di gestire fino a 1 miliardo di gate ASIC ed è in grado di garantire tempi di compilazione compresi tra 5 e 30 milioni di gate/ora in funzione della complessità del progetto”. ZeBu-Server può essere utilizzato nelle fasi iniziali di un progetto su più sottosistemi e impiegato successivamente per la verifica e la validazione del software dell’intero chip. “In questo modo - ha sottolineato Burgun - il costo di possesso risulta particolarmente competitivo”.

Azienda specializzata nello sviluppo di core IP, la polacca Evatronix ha rilasciato il controllore SuperSpeed USB 3.0 in grado di garantire un throughput di 430 Mbps. SuperSpeed USB 3.0 Device controller (USBSS-DEV) ha superato tutti i test di verifica USB-IF ed è personalizzabile per soddisfare specifiche esigenze. Tra i settori applicativi più interessanti si possono segnalare memorie di massa, sistemi audio/video, dispositivi di comunicazione, telecamere digitali, componenti per networking e controllori di media digitali.